BUAA-Computer Organization-2019

introduction

This is course project for Computer Organization 2019. I designed a five-stage pipeline CPU that supports 50 MIPS instructions using Verilog HDL. The five-stage pipeline CPU can solve abnormal interruption and external abort.

P7 folder is the final code

中文版

BUAA 2019年 CO相关代码 笔者比较弱，最终只到达P7，即mips指令集下50条指令5级流水线+异常中断的cpu 当年测的时候p7强测也ak了，但不保证完全无bug 仅供参考。

原谅笔者当时还没有整理的习惯，不过其中的测试数据还是有可借鉴性

2021/11 update: 致学弟：好好看看p5-p7数据部分，有惊喜。